Druga gęstość defektu procesu TSMC uderza w nową niską, oczekuje się, że będzie produkowana masowo zgodnie z harmonogramem w Q4

TSMC ogłosiło niedawno na północnoamerykańskim seminarium technologicznym Gęstość defektu (D0) technologii procesu N2 (2NM) w porównaniu z procesami poprzedniej na tym samym etapie.Według firmy gęstość defektów procesu N2 jest niższa niż w węzłach produkcyjnych N3 (3NM), N5 (5nm) i N7 (7 nm).Ponadto slajd pokazuje, że proces N2 TSMC jest jeszcze dwa czwarte od masowej produkcji, co oznacza, że ​​TSMC ma zacząć produkować 2NM do końca czwartego kwartału 2025 r., Zgodnie z oczekiwaniami.

Chociaż proces N2 TSMC jest pierwszą technologią procesu w zakresie przyjęcia tranzystorów nanoskuszy pełnej bramy (GAA), gęstość defektów tego węzła jest niższa niż proces poprzedniej generacji na tym samym etapie, dwa czwarte przed masową produkcją (MP).Procesy poprzedniej generacji- N3/N3P, N5/N4 i N7/N6- wszystkie zastosowano dojrzałe tranzystory w terenie płetwowym (FINFET).Dlatego, chociaż N2 jest pierwszym węzłem TSMC do przyjęcia tranzystorów nanoskuszy GAA, jego redukcja gęstości defektów jest większa niż proces poprzedniej generacji przed wejściem do kamienia milowego produkcji masowej (HVM).

Ta tabela przedstawia z czasem zmienność gęstości defektu, obejmującą trzy czwarte przed masową produkcją do sześciu kwartałów po masowej produkcji.Spośród wszystkich wyświetlanych węzłów - N7/N6 (zielony), N5/N4 (fioletowy), N3/N3P (czerwony) i N2 (niebieski) - gęstość defektu znacznie zmniejsza się wraz ze wzrostem wydajności, ale szybkość spadku zmienia się w zależności od złożoności węzłów.Warto zauważyć, że N5/N4 jest najbardziej aktywny w zmniejszaniu wczesnych wad, podczas gdy poprawa wydajności N7/N6 jest stosunkowo delikatna.Początkowy poziom defektu krzywej N2 jest wyższy niż N5/N4, ale następnie gwałtownie maleje, co jest bardzo zbliżone do trajektorii redukcji wad N3/N3P.

Slajd podkreśla, że ​​wydajność i różnorodność produktu pozostają kluczowymi czynnikami napędowymi do przyspieszania poprawy gęstości defektu.Większe produkty produkcyjne i zdywersyfikowane produkty z wykorzystaniem tego samego procesu mogą szybciej identyfikować i korygować problemy z defektem i powodować problemy, umożliwiając TSMC optymalizację cykli uczenia się wad.TSMC stwierdził, że jego technologia produkcyjna N2 uzyskała więcej nowych układów niż technologia poprzednika (ponieważ TSMC produkuje teraz układy N2 dla klientów na smartfony i wysokowydajnych obliczeń (HPC) zagrożonych), a krzywa spadku gęstości defektu zasadniczo to potwierdza.

Biorąc pod uwagę czynniki ryzyka spowodowane wprowadzeniem nowej architektury tranzystora, szczególnie ważne jest, aby wskaźnik redukcji wad N2 pozostał spójny z poprzednimi węzłami opartymi na Finfet.Wskazuje to, że TSMC z powodzeniem przeniósł swoją wiedzę na temat uczenia się i zarządzania wadami do nowej epoki Gaafet bez napotkania znaczących niepowodzeń.